在數位電路，逻辑电平是数字信号的状态之一。尽管存在其他标准，但逻辑电平通常由信号和地之间的电压差表示。代表每个电平状态的电压范围取决于所使用的逻辑系列，例如電晶體－電晶體邏輯（TTL）和互補式金屬氧化物半導體（CMOS）。不同邏輯系列的電路可以使用邏輯電平轉換器連接。 在二进制逻辑中，二进制数1 和...

在数字电路中，三态逻辑（英語：tri-state logic 或 Three-state logic）允许输出端在0和1两种逻辑电平之外呈现高阻态，等效于将输出的影响从后级电路中移除。这允许多个电路共同使用同一个输出线（例如总线）。 三态输出在寄存器、总线以及7400系列、4000系列等各型号的邏輯...

模拟电路（英語：analogue electronics，美式：analog electronics）是涉及连续函数形式模拟信号的电子电路，与之相对的是数字电路，后者通常只关注0和1两个逻辑电平。“模拟”二字主要指电压（或电流）对于真实信号成比例的再现，它最初来源于希腊语词汇ανάλογος，意思是“成比例的”。...

逻辑电平的电阻元件。他们通常在不同的逻辑器件之间工作，提供一定的电压信号。 在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻則“微弱地”將输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平...

60617-12）和不再使用的DIN符号（DIN 40700）。其他的逻辑门符号见逻辑门符号表。 NMOS反相器 PMOS反相器 TTL反相器 静态CMOS反相器 饱和负载数字反相器 三极管反相器 开关实现的反相器 反相器电路输出电压所代表的逻辑电平与输入相反。反相器可以仅用一个NMOS晶体管或一个PMOS连...

数字电路中研究的主要问题是输出信号的状态（“0”或“1”）和输入信号（“0”或“1”）之间的逻辑关系，即电路的逻辑功能。 数字电路的研究方法是逻辑分析和逻辑设计，所需要的工具是逻辑代数。 （在正逻辑下，“0”是低电平，“1”是高电平，高低电平没有明确的界限） 电子设备从以模拟方式处理信息，转到以数字方式处理信息的原因，主要在以下几个方面：...

邏輯閘或邏輯門是集成電路的基本概念組件。简单邏輯閘可由晶体管组成。這些晶體管的組合可以使代表兩種信號的高低电平在通过它们之后产生高电平或者低电平的信号。高、低电平可以分别代表邏輯上的“真”（T；true）與“假”（F；false）或二进制的1和0，从而实现邏輯运算。常见的邏輯閘包括與閘，或閘，非閘，異或閘（也稱互斥或）。...

gate）是数字逻辑中实现逻辑或非的逻辑门，功能见右侧真值表。若输入均为低电平（0），则输出为高电平（1）；若输入中至少有一个为高电平（1），则输出为低电平（0）。或非是逻辑或加逻辑非得到的结果。或非是一种具有函数完备性的运算，因此其他任何逻辑函数都能用或非门实现。相比之下，逻辑...

参与逻辑运算的变量叫逻辑变量，用字母A，B……表示。每个变量的取值非0 即1。 0、1不表示数的大小，而是代表两种不同的逻辑状态。 正、负逻辑规定： 正逻辑体制规定：高电平为逻辑1，低电平为逻辑0。 负逻辑体制规定：低电平为逻辑1，高电平为逻辑0。 逻辑函数：如果有若干个逻辑...

rilog里，设计人员如果不指名向量寄存器的位宽，那么逻辑综合产生的网表会比指明位宽的情况庞大得多；:204另外，如果if-else语句结构没有指明所有可能出现的情况，虽然在功能验证时不会出现问题，但是逻辑综合工具有可能认为设计人员在定义一个电平敏感的锁存器。:219这就需要设计人员掌握一定的硬件描述语言编程技巧，并使用良好的代码风格。...

edge），或称信号边沿，是数字信号在两种逻辑电平（0或1）之间状态的转变。由于数字信号电平由方波来表示，因此这种状态的变化被称为“边缘”。 信号的一个正緣（rising edge）是数字信号从低电平向高电平的转变。当接入的時脈訊號由低电平向高电平转变时，触发器电路被触发，而当接入的時脈訊號从高电平向低电平...

例如，一个非常简单的同步电路如右图所示。寄存器的输出端，通过一个反相器连接到其输入端，这样，每遇到一个时间脉冲的上升沿訊號，输出端的逻辑电平改变一次。在这个电路中，反相器构成了组合逻辑电路部分。 如果使用硬件描述语言来设计数字集成电路，设计人员通常并不在晶体管级进行设计，而是在更高的抽象级别（层次）进行工程...

gate）是数字逻辑中实现逻辑与非的逻辑门。若输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门是一种通用的逻辑门，因为任何布尔函数都能用与非门实现。 使用特定逻辑电路的数字系统利用了与非门的函数完备性（功能完备性）。复杂的逻辑表达式常以其他逻辑...

在電子學中，通道晶體管邏輯 （PTL: pass transistor logic），描述了幾個用於集成電路設計的邏輯家族 。它使用減少冗餘晶體管的方法，減少了用於製作不同邏輯門的所需的晶體管數量。 晶體管作為開關用於導通電路節點之間邏輯電平，而不是作為與電壓源直接連接的開關. 此減少了有源器件的數量...

電壓的场合。 OC 的另一個優點是多个 OC 输出允許連接到同一条线上。从输出端向里看，OC 引脚在输出高电平时高阻、低电平时接地，因此如果所有的輸出都在高阻抗（即邏輯 1）狀態，该线（以及下游的上拉電阻）將输出一個高電壓的狀態；但如果至少一个 OC 輸出处在低电平（即邏輯 0），那么它們會吸收電...

switch）。因此「開關」一詞用在电信网络中。 「開關」一詞用在許多數位主動元件（例如電晶體）或是邏輯閘上，這些電路的功用是改變其輸出狀態的逻辑电平，或日是連接不同的数字信号電路。 上述用法的共同特點是這些裝置控制的輸出都是二元狀態，例如「開」或「關」、「導通」或「開路」、「連接」或「不連接」、「導通」或「不導通」、「低阻抗」或「高阻抗」等。...

逻辑电平给UART。 通信可以是单工、全双工或半双工。 空闲状态，即没有数据传输，是高电平。这是从（有线）电报时代的历史遗存。线路保持高电平表明線路与传输设备没有损坏。每个字符表示为一个帧，以逻辑低电平为开始比特，然后是数据比特，可选的奇偶校验比特，最后是一个或多个停止比特（逻辑高电平...

电吉他是一种广泛运用于多种音乐风格中的电声拨弦乐器。电吉他通过电磁学原理发声，它通过拾音器将琴弦上的机械振动转化为电信号。这些电信号经过放大与处理后，通过音箱转换成声音信号而发声。由于电吉他产生的电信号可以经过各种效果器的处理，故电吉他的音色非常丰富。这个特点使它被广泛运用在多种不同的音乐风格中，例如乡村、布鲁斯、爵士、摇滚与金属等等。...

数据传输采用并行比特（位）、串行字节（位组）双向异步传输方式，其最大传输速率不超过1兆字节每秒。 总线上传输的消息采用负逻辑。低电平（≤+0.8V）为逻辑“1”，高电平（≥+2.0V）为逻辑“0”。 地址容量。单字节地址：31个讲地址，31个听地址；双字节地址：961个讲地址，961个听地址。 一般适用于电气干扰轻微的实验室和生产现场。...

gate）、驅動器或放大器，是一種會輸出一個與輸入相同邏輯訊號的邏輯閘，是數位邏輯中實現緩衝或放大用的邏輯閘，也可使當成數位邏輯中實現邏輯命題的邏輯閘，功能見右側真值表。 雖然直接複製輸入爲輸出似乎是一件毫無意義的事情，它也有實際的應用，例如一個微弱的信號源可以透過緩衝閘而增強訊號。緩衝閘前後的邏輯電平是不變的，因此有時也作為數位中繼器。...

译码器可以由与门或与非门来负责输出。若使用与门，当所有的输入均为高电平时，输出才为高电平，这样的输出称为“高电平有效”的输出；若使用与非门，则当所有的输入均为高电平时，输出才为低电平，这样的输出称为“低电平有效”的输出。 更复杂的译码器是n线－2n线类型的二进制译码器。这类译码器是一种组合逻辑...

之间相互电隔离，以控制整个芯片上各个器件之间的导电性能。PN结、金屬氧化物半導體場效電晶體等组成了集成电路器件的基础结构，而由后者构成的互補式金屬氧化物半導體则凭借其低静态功耗、高集成度的优点成为数字集成电路中逻辑门的基础构造。:197-198设计人员需要考虑晶体管、互连线的能量耗散，这一点与以往...

gate，在Intel處理器中，此项功能被命名為"test"），又称异或非门，是数字逻辑中实现逻辑双条件的逻辑门，功能见右侧真值表。若两个输入的电平相同，则输出为高电平（1）；若两个输入的电平相异，则输出为低电平（0）。 下列包括逻辑门的3种符号：形状特征型符号（ANSI/IEEE Std 91-1984）、IEC矩形国标符号（IEC...

T2开始导通时，RE上的电压上升，然後会降低T1的基极－射极电位，T1不再导通。 在高电平状态时，输出电压接近V+；但在低电平状态时，输出电压仍会远远高於V−。因此在这种情况下，输出电压不够低，无法达到逻辑低电平，这就需要在触发器电路上附加放大器。 上述电路可以被简化：R1可以用短路连接代替，这样...

encoding）并不是差分信号的一种，它指的是用在每一位开始时的电平跳变来表示逻辑状态“0”，不跳变来表示逻辑状态“1”。但每一位中间的跳变是用来做同步时钟，没有逻辑意义。 双绞线上面走的不一定是差分信号，单端信号在双绞线上的电磁辐射也比平行走线的辐射小。 通用串行總線（USB） 火线接口（IEEE 1394）...

这意味着输入和输出波长 ，光束形状和脉冲形状必须兼容。 逻辑电平恢复 - 信号需要由每个晶体管“清理”。必须消除信号质量的噪声和降级，使它们不会传播通过系统并累积产生错误。 逻辑电平与损耗无关 - 在光通信中，由于光纤电缆中的光吸收，信号强度随距离减小。...

下面的例子使用always_comb来描述组合逻辑电路。在SystemVerilog中无需像Verilog中描述组合逻辑电路那样写出敏感列表，always_comb会告诉逻辑综合工具这是一个组合逻辑电路，因此系统会默认对所有输入信号的电平敏感。在表示组合逻辑电路的过程代码中，一般使用阻塞赋值。 always_comb...

gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门，功能见右侧真值表。若两个输入的电平相异，则输出为高电平（1）；若两个输入的电平相同，则输出为低电平（0）。 这一函数能实现模为2的加法，因此，异或门可以实现计算机中的二进制加法。半加器是由异或门和与门组成的。 下列包括逻辑门的3种符号：形状特征型符号（ANSI/IEEE...

可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在现场可编程逻辑门阵列上实现硬件电路，或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。 1983年末，Gateway设计自动化公司的工程师...

号都是根据系统定時器訊號的时钟频率进行同步的，这样这些信号就能在相同的步调上工作。最理想的情况是，输入信号在下一个时钟的有效电平或者信号边缘带来之前，切换并在其正确的逻辑电平上保持稳定，从而使整个电路系统的行为合乎预设。在一个完整的电路系统中，不同电子器件的速度可能有着大小不一的差距，因此系统存在...

反相器是一种电路器件，其输出是输入的逻辑非。如图所示的CMOS静态反相器，由两个互补的金属氧化物半导体场效应管（MOSFET）组成，源极连接在高电平的是P沟道场效应管，源极连接在低电平的是N沟道场效应管。输入电路接在两个场效应管的栅极上，输出电路从两个场效应管的连接处接出。当输入低电平...